台积电5.5倍光罩尺寸CoWoS封装量产，良率超过98%
8月11日，OCP APAC高峰会（2026 OCP APAC Summit）开幕，台积电先进封装技术暨服务副总经理何军发表主题演讲，谈论了在人工智能（AI）浪潮下台积电如何解决制程挑战难题，并透露5.5倍光罩尺寸CoWoS封装已量产，且良率稳定维持在98%以上。
数据大爆炸之下 半导体产业的工业4.0之路怎么走？
集微网报道，1991年诞生于美国硅谷的普迪飞半导体技术有限公司（PDF Solutions，下称“普迪飞半导体”）过去30年来一直专注于做一件事——帮助半导体全产业链挖掘数据价值。
芯片封装测试成本与价格模型解析（6月版）
芯片封装测试成本与价格模型解析（6月版）先看结论：一颗三星36GB HBM3E存储芯片的封装测试成本约174美元，其中晶圆前道处理占比超60%先进封装（CoWoS）成本可达1000-2200美元/颗，占AI芯片总成本的15-17%HBM内存已超越逻辑芯片本身，成为AI加速器最大成
Bin Map怎么看？一张图读出良率杀手
!配图：Bin Map分析：哪一类失效在偷走你的良率Wafer Bin Map视觉分析、失效模式识别与良率损失根因定位实战【摘要】本文系统梳理良率分析与根因定位领域的核心问题与落地路径。Wafer Bin Map视觉分析、失效模式识别与良率损失根因定位实战。
半导体制程中“良率（Yield）”管理的详解
一、 半导体制程“良率”的定义良率（yield）也称为“合格率”，是一个量化失效的产品质量指标，指合格品量占全部加工品的百分率。通常也是工艺改善最 重要的指标。在半导体工艺中，生产线良率表征的是晶圆从下线到成功出厂的概率；晶圆良率表征的是一片晶圆上的芯片合格率。
Chiplet最强科普
现在人们普遍认为，以摩尔定律的预期速率进行器件缩放，以及相应地，完全通过改进通用CPU来实现功率/性能缩放的时代将结束。摩尔定律的终结将增加对特定领域加速器（DSA）的需求和使用，以满足云基础设施、网络基础设施和物联网/无线边缘等应用对芯片功率和性能要求。